1.Verilog（Quartus）和ModelSim为什么要结合使用？
2.请问在Verilog中模块源代码和测试模块源代码关系
3.如何用Quartus II对用Verilog HDL语言编写的出源源码进行仿真 ？

Verilog（Quartus）和ModelSim为什么要结合使用？

       Quartus II是ALTERA的FPGA设计软件，几乎可以跑完FPGA设计的整个流程，包括源代码输入，编译，仿真，综合，映射布局布线，FPGA芯片几乎被ALTERA,XILINX瓜分天下，既然你使用他们的芯片，使用他们的设计软件业并不稀奇，毕竟他自己最熟悉自己的芯片！并且某些步骤只能在他们的设计软件上来做，比如逻辑映射，也可以说是适配。

       è‡³äºŽmodelsim而言是mentor公司的仿真软件，功能强大。这里需要指出的是自quartus .0版本后，已经不自带仿真组建，你可以选择OEM版本的modelsim，也就是ALTERA_modelsim，对于初学者来说比mentor公司的modelsim SE不容易上手，比如需要自己编译器件库器件库！但是和modeisim SE相比有什么不足，我还真不好说！因为没有用过OEM版本的，都是用的modelsim SE。

       å…¶å®žå¦‚果你玩熟悉quartus 和modelsim已经说基本可以胜任FPGA开发的整个流程。但是其他公司的第三方设计软件也是非常强大！也是很优秀的，比如synopsys公司的Synplify，做综合，是比quartus自带的综合器优秀的，当然synopsys公司还有很多强大的软件，可以提高你设计可靠性，这一点恐怕ALTERA在这些领域也宁不过他们！这里不再赘述。

       æ‰€ä»¥å‘¢ï¼ä½ çŽ°åœ¨äº†è§£çš„基本够用！但是如果需要提高自己，这些软件还是熟悉的好！

       å¹¶ä¸”你要明白synopsys的很多软件已经不支持windows平台，所以熟悉下linux还是有必要的。

请问在Verilog中模块源代码和测试模块源代码关系

       首先，模块源代码描述了一个电路，出源这个电路要工作，出源肯定需要一个外部环境（比如clk信号的出源输入之类的），然后，出源tensorflow函数源码这个电路的出源简洁电影源码输出我们也希望能查看。

       在实际烧写进FPGA之前，出源我们希望用一个软件来模拟这个电路工作的出源情况，也就是出源所说的仿真。

       然后，出源测试代码（testbench）是出源用来模拟源代码所实现的电路的外部环境的，也可以通过软件来查看这个电路的出源输出信号的波形。

       所以，出源问答推荐源码不写测试代码，出源只要你能保障源代码正确无误，出源是可以不用仿真的（但说实话，谁能保证呢，asp成绩源码除非电路太简单了）。

       另外，由于模块的源代码是要生成具体器件的，所以必须是封神红包源码可综合的。而测试代码只是模拟外部环境，所以不需要是可综合的。

如何用Quartus II对用Verilog HDL语言编写的源码进行仿真 ？

       O(∩_∩)O~，这个是我当时总结的，希望对你有用!

       1.首先创建一个工程，再在new中新建添加verilog文本，再进行编译！

       2.编译成功后，到file——create/update——create symbol Files for current

       3.成功后到New——Block diagram/Schematic File——在空白处点击鼠标右键——insert——symbol——选择project

       文件夹下的子文件，点OK键——再在空白处点击右键——insert——symbol——选择d:/（安装文件夹）的子文件夹

       primitives下的pin文件夹选择需要的管脚——双击管脚处修改管脚名如a[7..0]——保存文件

       4.建立仿真：在new中选择——打开vector waveform file ——再在View中——选择utility window——Node Finder

       ——点击list找出所有全部复制——关闭后粘贴——点击zoom tool ——点击鼠标右键调节试当的区间——

       点击箭头之后选择要变的数值——之后点击Start simulation进行仿真编译

       你自己按我写的步骤试试看，基本步骤都涵盖在我上面的总结里！！